Stage Ingénieur vérification design HDL généré automatiquement par un

Stage Ingénieur vérification design HDL généré

automatiquement par un outil EDA

Sujet : Automatisation de la génération d’un banc de tests SystemVerilog pour un outil EDA permettant de générer du code HDL (Verilog/SystemVerilog/VHDL) de l’ensemble des registres d’un système

En Bref :

Mots clefs : Digital IC, Design Verification, CPU Architecture, Registers, SystemVerilog, Python

Compétences : Double compétences de développement logiciel et circuits intégrés

Localisation : Paris, France

Durée : 6 mois

Début : Février 2025

Rémunération : Oui

Niveau d’étude : Bac + 5

Possibilité d’embauche a l’issue du stage : Oui

Compétences acquises en fin de stage :

Maîtrise du développement logiciel avancé en Python et SystemVerilog, avec une approche orientée objet et fonctionnelle

Automatisation de la génération de bancs de test pour HDL (Verilog/SystemVerilog/VHDL)

Collaboration en environnement multiculturel au sein d’une équipe d’experts en R&D

Description

Rattaché au pôle « EDA (Electronic Design Automation) » au sein du département R&D, vous contribuerez, en collaboration avec les membres de l’équipe, de développer du code en Python, visant à produire un banc de test SystemVerilog complet pour valider les registres générés par l’outil EDA.

Notre outil EDA est aujourd’hui utilisé par les leaders mondiaux des processeurs et des systèmes sur puce (System-on-Chip) afin de spécifier et implémenter en HDL (entre autres) l’ensemble des registres de la puce.

Ce stage vous permettra de travailler sur des problématiques de vérification complexes, en lien direct avec les standards du semiconducteur, tout en évoluant dans un environnement technique de haut niveau basé à Paris

Responsabilités

Votre mission sera de :

Analyser et comprendre l’environnement de génération de bancs de tests existant (en Perl)

Migrer, à l’aide d’outils d’assistance au codage basés sur l’intelligence artificielle, des parties existantes (génération des stimuli, support bus mémoire) en Python tout en améliorant l’architecture

Intégrer ces composants dans la suite d’intégration continue

Profil recherché

Vous êtes en dernière année d’une école d’ingénieurs ou d’un cursus universitaire niveau Bac+5 avec une spécialisation en microélectronique. Vous avez une bonne compréhension des langages HDL (Verilog ou SystemVerilog).

Une connaissance des bonnes pratiques de développement logiciel, d’outils de gestion de code (GIT) et d’outils de gestion des anomalies (JIRA) est appréciée.

La société évoluant dans un environnement multiculturel, l’anglais courant est vivement recommandé.

A propos d’Arteris

Arteris est l'un des principaux fournisseurs d'IP système pour l'accélération du développement de systèmes sur puce (SoC) dans les systèmes électroniques d'aujourd'hui. La propriété intellectuelle d'interconnexion de réseaux sur puce (NoC) et la technologie d'automatisation de l'intégration des systèmes sur puce d'Arteris permettent d'accroître les performances des produits tout en réduisant la consommation d'énergie et en accélérant la mise sur le marché, ce qui se traduit par une amélioration de l'économie des systèmes sur puce et permet aux clients de se concentrer sur l'élaboration des prochaines innovations.

Avec plus de 250 employés, un siège dans la Silicon Valley et des bureaux dans le monde entier, nous sommes un catalyseur de l'innovation SoC pour que les entreprises, des startups aux plus grands leaders du marché technologique, puissent créer efficacement de nouveaux produits avec une flexibilité et une facilité de connectivité éprouvées. Pour en savoir plus, consultez le site